图 | 张志勇（来源：张志勇）
这意味着在 90nm 及以下技能节点的数字集成电路中，碳纳米管半导体具备一定的运用潜力，同时这也为进一步探索全碳基集成电路供应了深入见地。
对付干系论文审稿人评价称：“研究职员展示了面积小于 1 平方微米的 6 管 SRAM 单元，是新型集成电路技能的里程碑。”
研究中，通过利用该团队此前研发的碳纳米管阵列薄膜，以及借助缩减晶体管栅长和源漏打仗长度的手段，课题组制备出栅间距（CGP， contacted gate pitch）为 175nm 的碳纳米管晶体管，其开态电流达到 2.24mA/μm、峰值跨导 gm 为 1.64mS/μm。比较 45nm 的硅基商用节点器件，该晶体管的性能更高。
（来源：Nature Electronics）
基于此，该团队根据业界的集成度标准，制备一款静态随机存取存储器单元（SRAM，Static Random-Access Memory），其整体面积仅有 0.976 平方微米，包含 6 个晶体管（6T）。
在主流的数字集成电路技能中，SRAM 单元面积是衡量实际集成密度的主要参数。只管大量研究都曾演示过碳纳米管或低维半导体材料的 6T SRAM，但是它们的单元面积远远大于硅基 90nm 节点的 SRAM 单元，在集成度依然有待提高。
而该课题组首次采取非硅基的半导体材料，造出整体面积小于 1 平方微米的 6-T SRAM 电路，这表明碳基数字集成电路完备可以知足 90nm 技能节点的集成度需求。
（来源：Nature Electronics）
在此根本之上，该团队进一步探索了碳基晶体管缩减的可能性，证明按照严格的工业门标准，完备可以将碳基晶体管缩减到亚 10nm 的技能节点。
考虑到低维半导体器件在打仗电阻的时候，会让电阻随着打仗长度的缩减而涌现急剧增大，这会让器件的整体尺寸无法缩减。
为此，课题组提出全打仗的构造，结合侧面打仗和末端打仗的载流子注入机制，让器件不仅表现出更低的打仗电阻，并能拥有更弱的打仗长度依赖性。
基于全打仗的构造，该团队考试测验将碳管晶体管 CGP 缩减至 55nm，这对应着硅基晶体管中的 10nm 技能节点。与此同时，这款碳管晶体管的性能却优于基于硅基的 10nm 节点的 PMOS 晶体管。
（来源：Nature Electronics）
本次成果同时展示了碳纳米管晶体管在性能和集成度上的上风，结合其工艺大略、低功耗以及适宜单片三维集成的特点，将让碳纳米管晶体管技能在高性能数字集成电路领域中发挥重大上风，从而成为一种通用的芯片平台技能，进而有望用于高性能打算、人工智能、宽带通信、智能传感等领域。
据理解，集成电路的紧张发展办法是通过缩减晶体管尺寸提高性能和集成度，同时降落功耗和制造本钱。为了连续推进集成电路的发展，针对未来电子学的核心材料、器件构造以及系统架构，学界和业界进行了广泛探索和深入研究。
个中，最受关注的办法是：采取超薄、高载流子迁移率的半导体，来构建包括二维半导体材料、一维半导体纳米线和碳纳米管等 CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）器件，这些器件比硅基晶体管具有更好的可缩减性和更高的性能。因此，一贯以来人们利用这些器件来构建纳米晶体管。
目前，碳纳米管晶体管已经展现出超越商用硅基晶体管的潜力，在数字集成电路运用中被寄予厚望。
然而，多数研究仅仅关注器件的栅长缩减，并未真正展现碳纳米管晶体管在集成度上的潜力。而集成电路关注的紧张技能指标是多方面的，包括性能、功耗和集成度。
早在 2018 年初，张志勇就打算按照集成电路业界的技能节点发布标准，研发基于 90nm 技能节点的碳纳米管 CMOS 芯片工艺。
张志勇说：“为此，我先是稽核了材料、设备、工艺技能的成熟度，然后物色和培养主攻这一方向的博士生林艳霞，耗时一年之久我培训了林艳霞在器件物理和工艺上的知识。”
后来，张志勇交给林艳霞一项目标：完成最小的晶体管和集成电路单元，并利用学校实验室的研究型设备，来完成利用业界顶级设备都难以完成的工艺。
这不仅哀求林艳霞要对器件物理有着深入理解，还得具备博识的实验技巧，最主要的是须要坚韧的品质。
后来，林艳霞整整做了五年。“中途又经历了新冠三年，实验断断续续，她也多次濒临感情奔溃。印象最深的是有两次她哭着跟我抱怨：老师为什么把这么难的事让我做？但她还是坚持下来，完成了这项事情。”张志勇说。
终极，干系论文以《将对齐的碳纳米管晶体管缩放到低于 10nm 节点》（Scaling aligned carbon nanotube transistors to a sub-10nm node）为题发在 Nature Electronics[1]。
北京大学前沿交叉学科研究院博士生林艳霞和北京大学碳基电子学研究中央曹宇副研究员是共同一作，北京元芯碳基集成电路研究院、北京大学电子学院、碳基电子学研究中央彭练矛院士和张志勇教授担当共同通讯作者。
图丨干系论文（来源：Nature Electronics）
另据悉，目前该团队研发的高灵敏碳纳米管晶体管氢气传感器产品已经上市，其探测限可以达到 0.5ppm，属于最高真个氢气传感器产品，也是天下首款碳纳米管芯片产品。
干系的碳纳米管生物传感芯片也在研发中，估量近两年将会推向市场，以用于食品安全、病毒检测、慢病早筛、医学诊断等领域。
不过，要想实现高性能的数字集成电路还须要 CMOS 晶体管的参与，而本次研究仅仅展示了 PMOS 晶体管的尺寸缩减、以及全 PMOS 的微缩电路，因此须要进一步探索 NMOS（N-Metal-Oxide-Semiconductor，N 型金属-氧化物-半导体）晶体管的缩减，借此展示 CMOS 电路的缩减能力，以及实现 6T CMOS 的静态随机存取存储器。
比较 PMOS 晶体管，碳基 NMOS 晶体管的缩减面临着更大的寻衅。紧张缘故原由在于 NMOS 器件的源漏打仗，采取比较活泼的金属钪，这很随意马虎被氧化。
特殊是缩减到比较细的线条时，这会导致器件的打仗电阻剧增，进而导致器件的性能迅速恶化，故很难在保持性能的条件下，将碳管 NMOS 晶体管的整体尺寸缩减到 200nm。
因此，课题组将通过采取分外工艺，将碳管 NMOS 器件缩减到 10nm 及以下节点，真正实现前辈技能节点的碳管 CMOS 工艺。
其余，目前该团队采取的工艺紧张基于实验室，而非标准的工业化技能。比如，目前学界广泛利用的剥离工艺, 根本无法知足大规模集成电路的实际需求，因此须要换成业界标准的干法刻蚀工艺。
以是，课题组打算发展基于碳纳米管 CMOS 晶体管的标准化工艺，推进碳基芯片的工程化发展。
那么，目前碳纳米管芯片处于若何的发展现状？是否已经或者估量何时可以投入商用？
张志勇表示：“我们在碳基材料和器件制备领域节制了核心技能，并已初步打通材料、器件和芯片展示的紧张环节，具备面向未来的技能推进能力和设备升级能力。”
结合传统集成电路的加工、设计平台和技能，以及组织管理履历，该团队完备有可能在环球领域内率先取得打破。
而随着碳基电子技能的发展，也有望产生全新的芯片技能和新的家当链。从目前的技能发展趋势来看，碳纳米管芯片正处于工程化的迭代过程，未来即将形成完全的技能链条。
不过，要想造出能用于高端数字集成电路还须要一定的韶光，因此可以采纳“沿途下蛋”的方法。
详细来说，碳基电子技能将在未来 3 年旁边用于传感器芯片领域，以及在未来 5-8 年旁边用于射频芯片领域，并将在未来 15 年内用于高端数字芯片领域。
到 2037 年，有望实现碳基 7nm 工艺（相称于硅基 2/1nm 工艺），届时将形成完全的碳基电子家当生态，碳基芯片也将被真正用于主流高性能逻辑芯片领域，从而让碳基电子技能全面超越传统半导体技能。
末了，张志勇表示：“未来已来，碳纳米管芯片即将走出学术期刊，走进我们的生活。”
参考资料：
1.Lin, Y., Cao, Y., Ding, S. et al. Scaling aligned carbon nanotube transistors to a sub-10nm node. Nature Electronics 6, 506–515 (2023). https://doi.org/10.1038/s41928-023-00983-3
