很多EMC设计技能都可以运用到电路板和SoC设计中。最具共性的部分便是传输线效应，以及布线和电源分布网络上的寄生电阻、电容和电感效应。当然，SoC设计中存在许多与芯片自身干系的技能，涉及基底材料、器件几何尺寸和封装等。
首先理解传输线效应。如果发送器和吸收器之间存在阻抗不匹配，旗子暗记将产生反射并且导致电压振铃征象，因而降落噪声容限，增加旗子暗记串扰并通过容性耦合对外产生旗子暗记发射滋扰。IC上的传输线尺寸常日非常小，因此不会发射噪声或者受到辐射噪声的影响，而电路板上的传输线尺寸常日比较大，随意马虎产生这种问题，最常用的办理办法是利用串联闭幕器。
在SoC设计中，噪声紧张通过寄生电阻和电容来传导，而不因此电磁场的办法辐射。CMOS芯片通过一种外延工艺实现极低电阻基底的方法来增强抗闭锁的能力，而基底的底侧为基底噪声供应了一种有效的传导路径，使得很难将噪声源同敏感节点在电气上分别隔来。
许多并行的p＋基底触点(contact)为阻性耦合噪声供应了一个低阻抗路径。在n阱和p沟道晶体管p基底的侧壁以及底部之间会形成寄生电容，因而产生容性耦合噪声，并且在n沟道晶体管的基底和源区之间形成pn结(见图1)。
单个pn结电容非常小，在一个VLSI的SoC设计中并行的电容总和常日是几个纳法，在连接到电源网络之前将源区和基底直接连接可以短路掉这个电容。这种技能还肃清了进入基底的瞬时负电流而导致的体效应(body effect)。体效应会增加耗尽区，并导致晶体管的Vt变高。同样的技能也可以运用于n阱p沟道晶体管，以减小容性耦合噪声。
然而，包含层叠晶体管的数字电路或者仿照电路常日都须要隔离源区。在这种情形下，增加Vss到基底或者Vdd到基底的电容能够降落噪声瞬态值。对仿照电路设计来说，体效应通过改变偏置电流和旗子暗记带宽降落了电路性能，因此须要利用其它办理办法，如阱隔离。对数字电路，采取单一的阱最空想，可以降落芯片面积。通过负责的设计可以对体效应进行补偿。
基底噪声的另一个来源是碰撞离化(impact-ionization)电流，该噪声跟工艺技能有关，当NMOS晶体管达到夹断(pinch-off )电压时就会涌现这种情形。碰撞离化会在基底产生空穴电流(正的瞬间电流)。
常日，基底噪声的频率范围可能高达1GHz，因此必须考虑趋肤效应。趋肤效应是辅导体上随着深度的增加感应系数增大，在导体的中央位置达到最大值。趋肤效应会导致片上旗子暗记的衰减以及旗子暗记在芯片p＋基底层的失落真。为最大程度减小趋肤效应，哀求基底厚度小于150微米，该尺寸远远小于某些基底许可的最小机器厚度，然而更薄的基底更易碎。
噪声源
微掌握器内部存在四种紧张的噪声源：内部总线和节点同步开关产生的电源和地线上的电流；输出管脚旗子暗记的变换；振荡器事情产生的噪声；开关电容负载产生的片上旗子暗记假象。
许多设计方法可以降落同步开关噪声(SSN)。穿透电流是SSN的一个紧张来源， 所有的时钟驱动器、总线驱动器以及输出管脚驱动器都可能受到这种效应的影响。这种效应发生在互补类型的反相器中 ，输出状态发生变革时p沟道晶体管和n沟道晶体管瞬间同时导通。确保在互补晶体管导通之前关断另一个晶体管就可以实现穿透电流最小，在大电流驱动器的设计中，这可能哀求一个前置驱动器来掌握该节点旗子暗记的转换率。
割断不须要利用模块的时钟也可以降落SSN。很明显，该技能同详细运用十分干系，运用该技能可以提高EMC性能。在类似摩托罗拉的MPC555和565这样高度集成的微掌握器芯片中，所有芯片的外围模块都具有这样的功能。
SSN也会产生辐射滋扰，瞬间的电源和地电流会通过器件管脚流向外部的去耦电容。如果该电路(包括邦定线、封装引线以及PCB线)形成的环路足够大，就会产生旗子暗记发射。而环路中的寄生电感会产生电压降，将进一步产生共模辐射滋扰。
共模辐射电场E的强度由下面等式打算：
E = 1.26 x 10-6 Iw f l/d
E = 1.26 x 10-6 Iw f l/d
这里E的单位是伏特/米，Iw的单位是安培，f是单位为赫兹，l是路径长度，d是到该路径的间隔，l和d的单位都是米。 繁芜设计中频率由特定的运用需求来确定，不可能降落，因此SoC设计工程师必须负责考虑如何通过降落Iw或l来降落电场强度。
处理好时钟域也能降落SSN。许多精良的SoC设计都是同步电路，这样随意马虎在时钟高下沿处产生很大的峰值电流。将时钟驱动器分布在全体芯片中，而不是采取一个大的驱动器，这样可以使瞬态电飘泊布开。其余一种可能的办法是确保时钟不相互重叠。当然必须小心避免由于时序不匹配而产生竞争。更主要的是，时钟旗子暗记该当在阔别敏感的I/O逻辑旗子暗记，特殊是仿照电路。
当前的繁芜嵌入式MCU有许多输出旗子暗记，大多数输出旗子暗记都必须能够快速地相应电容负载。这些旗子暗记包括时钟、数据、地址和高频串行通信旗子暗记。对内部节点来说，穿透电流和容性负载都会产生噪声。运用同样的技能处理内部节点可以办理输出管脚驱动器电路噪声问题。其余，管脚上旗子暗记的快速变换会产生反射引起的输出旗子暗记线上的旗子暗记振铃和串扰。
将这种类型的噪声源减到最小有许多办理方案。输出驱动器可以设计成驱动强度可以掌握，并且可以增加旗子暗记转换速率掌握电路来限定di/dt。由于大多数器件测试设备同终极运用比较，测试节点电容更高，以是常日更乐意指定一个固定值来实现驱动强度的掌握。例如，假定MPC5XX系列的MCU微掌握器芯片的CLKOUT满驱动强度是一个90pF的负载，并且是专为测试目的而设定。除了由于时序而考虑满驱动强度外，最好利用降落的驱动强度。
上面先容的技能对付降落噪声有积极的浸染，由于瞬态电流包络延长，均匀的电流实际上会增加。在芯片上实现一个LVDS物理层也可以减小由于输出管脚上大的瞬态电流产生的噪声，这种办法依赖差模电流源来驱动低阻抗的外部负载(图2)。电压的摆幅限定在±300mV范围内。
支持这种技能所需增加的管脚可以通过减少电源管脚来填补，由于这种实现办法有效地降落了片上瞬态电流，因而输出驱动器通过电源基本上坚持一个恒定的直流电流，而传统驱动器中的瞬态电流则会在电容性负载上产生大的电压摆幅。
在振荡器设计中有两个方面会影响到EMC：输入和输出旗子暗记波形的形状会产生影响；通过频率抖动来实现频谱展宽并降落其窄带功率的能力。
振荡器从实质上属于仿照电路，因而对工艺、温度、电压和负载效应比SoC中的数字电路更敏感。利用自动增益掌握(AGC)电路形式的反馈来限定振荡器旗子暗记幅度可以肃清大部分这些效应。AGC的其余一种替代实现便是双模式振荡器，可以在高电流模式和低电流模式之间切换。初始状态下，电源接通时利用高电流模式确保较短的启动韶光，然后切换到低电流模式确保最小噪声。
在集成了作为振荡器电路一部分的锁相环的SoC设计中，可以利用频率抖动在很小的范围内改变时钟频率，这样随着频率在一个范围上展开，可以减少基本能量。全体系统设计必须仔细考虑确保这种改变的比率以及频率范围不会影响终极运用中关键器件的时序。而在类似CAN、异步SCI和定时的I/O功能等广泛运用于汽车的串行通信中不能采纳该办法。芯片上的开关噪声表明其自身便是期望旗子暗记输出的一个阻尼振荡，这是电感与芯片上负载电容串联组合而产生的结果。对一个范例的片上总线来说，负载是一个连接到许多三态缓冲器的长的PCB布线，该负载的主体是电容，包括栅极，pn结以及互联电容。
肃清电感或者降落di/dt可以减小或者肃清噪声。只有当噪声幅度大到会引起连接节缺点开关时，才须要负责考虑设计中的噪声问题。
降落对付外部噪声源的敏感性包括对外部器件以及内部设计的考虑。外部的瞬态电流会引起管脚上的两种情形：电压变革会导致容性耦合的电流进入器件；超出电源范围的电压终极会通过电阻路径将电流传导到器件中。
汽车电子设计中，常日用外部RC滤波器来限定瞬态电压摆幅和注入电流。必须小心，确保外部器件值考虑到泄电流效应，尤其是仿照输入时。值得把稳的是，MCU和外围IC的I/O管脚常日多达200个，这种办理方案所需的额外本钱和电路板空间使工程师在系统设计中不愿意采取。最好的办理办法是实现在芯片上的高度集成。
硬件和软件技能可以协同实现EMC性能哀求。例如，许多MCU都具有在外部总线上输出内部访问的能力，常日情形下这些都是不可见的。这种办法对付调试非常有用，但是在一些设计不当的系统中可能会产生外部的总线竞争，从而使干系噪声增加。
在过去的事情中我曾碰着芯片上A/D变换器读取值禁绝确的类似问题，该问题看上去彷佛噪声在某种程度上滋扰了丈量或者是变换。通过理解系统的硬件构造图，从表面上理解A/D变换器的输入部分彷佛统统都很正常，但是我把稳到外部的EPROM以某种办法实现解码，而这种解码办法在某些非常分外的情形下可能会引起总线竞争，这种竞争不会影响程序的任何运行，但是会产生足够的噪声，因此会涌现A/D变换有时的缺点。通过改变解码逻辑就迅速办理了这个问题。
